Introdução ao Fluxo de Projeto VLSI
No artigo anterior, obtivemos uma visão geral do fluxo de design do VLSI. Neste artigo, aprenderemos como diferentes circuitos lógicos podem ser implementados usando o projeto VLSI. VLSI é uma das tecnologias-chave nesta era da digitalização. Os transistores são usados para implementar circuitos lógicos no projeto VLSI.
As lógicas digitais são de três tipos – o inversor da porta NOT, a porta AND e a porta OR. Portas mais complexas como -NAND, NOR, XNOR e XOR também podem ser feitas usando as portas básicas. Vamos discutir alguns dos métodos de implementação de circuitos lógicos.
Design lógico CMOS
Digital é tudo sobre ZERO e UM ou ALTO ou BAIXO. A entrada para um circuito lógico digital será 0 ou 1, assim como o valor de saída. Agora, se um circuito recebe a entrada como 0 e 1, então a lógica pode ser entendida pela função de switch conforme fornecida abaixo.
Podemos ver na imagem que quando a chave s1 for aberta e a chave s2 for fechada, a saída será 0; para vice-versa, a saída será 1.
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Metodologia de Design CMOS
Existem três etapas para projetar uma lógica CMOS como parte do fluxo de projeto VLSI.
- Descubra o complemento da Expressão Booleana que você precisa implementar.
- Descreva o PUN
- Descreva o PDN
O Design de Rede Pull Up:
Multiplicando os termos: NMOSFETs em conexão paralela
Termos Aditivos: NMOSFETs em conexões em série
O projeto de rede pull-down:
Multiplicando os termos: NMOSFETs em conexões em série
Termos Aditivos: NMOSFETs em conexões paralelas
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Inversor CMOS / CMOS NOT Gate Design
Um inversor digital é uma porta NOT que fornece a saída invertida para uma entrada. Para entrada alta ou a entrada é digital ONE, então a saída é baixa ou digital ZERO. Para entrada baixa ou a entrada é ZERO digital, então a saída é alta ou digital ONE.
| INPUT | SAÍDA |
| ALTO | LOW |
| LOW | ALTO |
Um inversor CMOS é feito de dois transistores de modo de aprimoramento - um é NMOS e o outro é PMOS. O NMOS funciona como uma rede pull-down e o PMOS funciona como uma rede pull-up. A tensão de entrada controla os dois transistores.
Quando o transistor PMOS está no estado LIGADO, o transistor NMOS entra no estado DESLIGADO. Além disso, quando o transistor NMOS permanece DESLIGADO, o PMOS estará no estado LIGADO. É assim que ambos os transistores funcionam em modo complementar.
A transistor, que permanece no estado OFF, fornece um valor de alta impedância e o valor de saída muda. Sob o mesmo trilho, um circuito lógico CMOS tem menos ruído do que um circuito lógico NMOS.
O gráfico das características de transferência de tensão de um CMOS simétrico é fornecido abaixo.
Divisão de
Os transistores são feitos de tal forma que suas tensões limite devem ser de magnitude igual e polaridade oposta. Ou seja, a tensão limite do NMOS será igual à magnitude da tensão limite do PMOS, dada pela expressão abaixo.
VTN = - VTP
Quando a tensão de entrada (Vin) é menor que a tensão limite do transistor NMOS, então o transistor NMOS está em um estado OFF. Em seguida, o PMOS circuito controlará a tensão de saída (Vout) com a tensão fornecida (VDD). A região AB do gráfico representa esta operação.
Agora, quando a tensão de entrada é maior que a diferença de VDD e a tensão de limite, então o circuito lógico PMOS entra em um estado OFF e o NMOS é ativado. Então, NMOS controla a tensão de saída (VFora) com a tensão de aterramento que é 0 V.
A região BC do gráfico representa o NMOS saturado, e a parte CD representa os dois transistores no modo saturado. VINV é o valor da tensão de entrada para o qual a tensão de entrada é igual à tensão de saída.
A partir de uma observação cuidadosa, podemos dizer que a mudança é muito aguda para o swipe de tensão de 0 a VDD. É por isso que o inversor CMOS é um inversor perfeito para projeto lógico.
Agora, quando a tensão de entrada é igual a VINV, ambos os transistores estão em saturação. A rede pull up (PUN) terá VGS valor =
VGS = Vin - VDD
Ou, VGS = VINV - VDD
A equação atual para a região de saturação é dada como -
ID = μεW * (VGS - VTH )2 /2LD
Esta equação pode ser reescrita para rede pull up -
Idpu = µpεWpu * (VINV - VDD - VTHP)2 / 2 DLpu
A equação para rede suspensa será -
Idpd = µnεWpd * (VINV - VTHN )2 / 2 DLpd
Equacionando a corrente de drenagem de acordo com as características -
μnεWpd * (VINV - VTHN )2 / 2 DLpd = µpεWpu * (VINV - VDD - VTHP)2 / 2 DLpu
ou, VINV - VDD - VTHP = - β (VINV - VTHN); [β = (μn *Zpu /µp *Zpd) ½]
Ou, VINV = (VDD + VTHP + β * VTHN) / (1 + β)
Se VTHN = - VTHP, então β vem como 1.
Além disso, VINV vem como VDD / 2 e
Zpd :Zpu = µn : µp = ~ 2.5: 1
Dissipação de energia
Os circuitos lógicos CMOS dissipam menos energia do que os circuitos lógicos NMOS para baixa frequência. A degenerescência da potência CMOS oscila de acordo com a frequência de comutação do circuito.
Margens de ruído
A margem de ruído é o desvio máximo permitido que pode ocorrer sem alterar o recurso principal em condições de ruído. NML é dado como a diferença entre a tensão de limite lógico e a tensão equivalente ZERO lógica para um inversor CMOS de nível baixo. A margem de ruído é descrita como a diferença entre a tensão lógica alta ou UM equivalente e a tensão de limite lógico para o nível alto.
CMOS duas entradas NAND e portas NOR
As portas NOR e NAND são conhecidas como portas lógicas universais, que podem ser usadas para implementar qualquer equação lógica ou qualquer tipo de porta lógica. Estas são as duas portas mais fabricadas usando a lógica CMOS para a tecnologia VLSI. Vamos discutir a implementação e o projeto de ambas as portas usando a lógica CMOS.
Portão CMOS NOR
Uma porta NOR pode ser descrita como uma porta OR invertida. A tabela verdade da porta NOR é fornecida abaixo, onde A e B são as entradas.
Uma porta NOR também pode ser implementada usando a tecnologia CMOS. O circuito inversor CMOS entra em ação neste projeto. Uma rede pull-down (transistor) é adicionada com a porta NÃO CMOS básica em uma conexão paralela para implementar a operação NOR. Para duas portas NOR de entrada, apenas uma rede pull-down é adicionada. Para incorporar mais números de entradas, mais transistores são adicionados.
Divisão de
A implementação lógica usando CMOS é mostrada na imagem abaixo. Quando qualquer uma das entradas é lógica alta ou lógica ONE, o caminho de pull-down para o solo é bloqueado. A saída será ZERO lógica.
Quando ambas as entradas obtiverem tensão ou lógica ALTA - UM valor, o valor de saída será alto lógico ou UM. A tensão de limite lógico será igual à tensão de limite de um inversor. É assim que a lógica NOR pode ser alcançada usando CMOS.
Portão CMOS NAND
Uma porta NAND pode ser descrita como uma porta AND invertida. A tabela verdade da porta NAND é fornecida abaixo, onde A e B são as entradas.
Uma porta NAND também pode ser implementada usando a tecnologia CMOS. O circuito inversor CMOS também entra em ação neste projeto. Uma rede pull-down (transistor) em série e um transistor de modo de depleção são adicionados com a porta NÃO CMOS básica para implementar a operação NAND. Para duas portas NAND de entrada, apenas um transistor é adicionado. Para incorporar mais entradas, mais transistores são adicionados à conexão em série.
Divisão de
A implementação lógica usando CMOS é mostrada na imagem acima. Quando ambas as entradas são lógicas ZERO, ambos os transistores NMOS estão no estado OFF, enquanto os dois transistores PMOS estão no estado ON. A saída é conectada ao VDD e é assim que a saída fornece lógica UM ou valor alto.
Quando a entrada A obtém um valor alto como entrada e a entrada B obtém um valor baixo, o NMOS superior vai para o estado ON e o NMOS inferior para o estado OFF. A conexão de aterramento não pode ser estabelecida com o valor de saída. Nesta condição, o PMOS esquerdo fica LIGADO, enquanto o PMOS direito permanece no estado DESLIGADO. O VDD encontra um caminho através da saída e fornece um valor de saída alto ou lógica 1.
Quando a entrada B obtém um valor alto como entrada e a entrada A obtém um valor baixo, o NMOS superior vai para o estado OFF e o NMOS inferior para o estado ON. A conexão de aterramento não pode ser estabelecida com o valor de saída. Além disso, nesta condição, o PMOS esquerdo fica DESLIGADO, enquanto o PMOS direito vai para o estado LIGADO. O VDD encontra um caminho através da saída e fornece um valor de saída alto ou lógica 1.
Para a lógica final, quando ambas as entradas recebem alta tensão de entrada ou um valor lógico de UM, ambos os transistores NMOS estão no estado ON. Ambos os transistores PMOS estão no estado OFF, fornecendo um caminho para a tensão de aterramento conectar-se à saída. A saída, portanto, fornece lógica ZERO ou valor baixo como saída.
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